随着硅产品尺寸的缩小，功耗问题越来越重要。由于线路长度为线性而面积为平方，单位面积硅功耗将随着尺寸的缩减而增加。目前，通过降低电压，数字设计人员 已经成功地解决了这个问题；但由于电压阈值的限制，目前的半导体技术无法再有效地降低电压。要想有效地利用新增加的功能，必须降低各个功能的功耗。

      在CMOS  技术中，门电路切换状态时将消耗能量。在同步电路中，时钟需要进行多次切换，从而造成功耗。在设备或者设备的分区中分配时钟需要时钟缓冲器。时钟缓冲器必 须足够大，以确保最大限度降低时钟偏差。换言之，电路中的所有点必须同时接受时钟变换。时钟分配通常被称为时钟树（Clock Tree），一般会消耗几乎一半的总系统能量。树底部的时钟缓冲器具有相当大的扇出量和很大的体积，因此功耗较高。

      目前开发有多种技术消除切换逻辑的能耗，如时钟门控。迄今为止，这些技术都无法实现异步设计的更低功耗。

      时钟门控对于异步电路来说并非必备。实际上，异步电路仅在执行有效操作时耗能。换言之，无需增加电路的情况下，异步电路的功耗将根据所提供的性能相应地增加。这意味着，不需要更多调整，这种设备就拥有低待机电流，其功耗也将随实际提供的性能而增加。

      切换性能更出色：除了功耗更低外，含有异步逻辑的设备还将拥有极低的EMI。无论是IC设计人员还是最终用户，它带来的好处数 不胜数。

      全球或当地时钟是影响EMI 的一个最大因素。由于同步电路中的全球时钟需要同时随处进行切换，因此同步设备所发出的 EMI 在特定频率时将拥有相当明显的峰值。

      高速设备所发出的 EMI 噪音将进入 PCB 的电源层。随后该噪音将出现在外部 I/O 或布线中，在线缆中引起多余且通常超标的辐射。第一道防线采用解耦电容，而更昂贵的屏蔽或共模扼流线圈将用作最后一道防线。

      电源层上的EMI也使得电源的设计更加复杂。对于高速运转的同步电路，电源必须经过过滤或过量储备，以符合电源层上所产生的电压尖脉冲。

      这些噪音和电源问题加在一起，增加了设计人员的设计难度，尤其在特定设计中使用大量高速 DSP 时。通过消除对于全球同步时钟的需要，异步逻辑设计可以减轻或解决这些问题。可以显着地降低 EMI,使 PCB 设计更简单并提高系统的可靠性。异步电路电源波纹的缺失相当引人注目，它表明可以获得更好的切换性能。

      下列图显示了同步和异步DSP电源噪音之间的典型差异。这些图是示波器的屏幕截图，测量了高性能DSP在电源层上产生的噪音。

    图 1:同步DSP电压波纹

    图 2:异步DSP电压波纹

      在IC 设计人员眼中，更出色的切换性能代表更可靠的电路。电路同时发生大规模切换时，将产生非常大的瞬时电流。在设备的电网上显示为IR降。这意味着电 网的某一区域在此时的电压较低。这是意料之中的正常情况，通常都通过设计验证来确保电网能承受预计的最大电压下降。有时这也是一种限制因素，妨碍设计人员 在逻辑的特定区域进行进一步设计。

      消除时钟偏差：采用异步设计还有很多原因。低于90纳米的硅片是生产的趋势。这可以从硅制造商大力投入以纠正一系列问题上得以证明。他们已着手开发干涉计量学（Interferometric Metrology）等高级技术，

    尽量使光罩的最小特征尺寸小于当前的曝光波长。

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